АкушерствоАнатомияАнестезиологияВакцинопрофилактикаВалеологияВетеринарияГигиенаЗаболеванияИммунологияКардиологияНеврологияНефрологияОнкологияОториноларингологияОфтальмологияПаразитологияПедиатрияПервая помощьПсихиатрияПульмонологияРеанимацияРевматологияСтоматологияТерапияТоксикологияТравматологияУрологияФармакологияФармацевтикаФизиотерапияФтизиатрияХирургияЭндокринологияЭпидемиология

Способы представления логических функций. Минимизация функций алгебры логики методом Вейча-Карно.

Логические функции могут быть представлены аналитически и таблично. Для исключения неоднозначности представления используют унифицированные формы записи логических функций. Их две: дизъюнктивная и конъюнктивная.

Элементами являются конъюнкция или дизъюнкция.

Элементарной называется конъюнкция (дизъюнкция) в которую входит только переменные или их отрицания.

Дизъюнктивной нормальной формой называется форма в которой логическая функция представлена в виде дизъюнкции элемент конъюнкций.

Конъюктивной нормальной формой (ДНФ) называется форма в которой логическая функция представлена в виде конъюнкции элемент дизъюнкции.

Используют совершенные ДНФИ КНФ

Их особенности: 1.Все элементы члены формы им одинаковый ранг. 2.Элементные члены содержат все логические переменные (имеют полный ранг).

Пример:

СКНФ

X3 X2 X1 F

X1 v X2 v X3 0 0 0 0 __ __

0 0 1 1 X1 & X2 & X3

0 1 0 1 X1 & X2 & X3

0 1 1 1 X1 & X2 & X3

X1 v X2 v X3 1 0 0 0

X1 v X2 v X3 1 0 1 0

X1 v X2 v X3 1 1 0 0

1 1 1 1 X1 & X2 & X3

Минтермом называется логическая функция которая принимает значение 1 на первом наборе логической переменной.

Макстеры логическая функция которая принимает значение 0 на первом наборе.

Правило записи СДНФ

1) Отмечаем наборы логических переменных на которых функция принимает единичные значения (функция истина).

2) Составляем элементарные конъюнкции для этих наборов по правилу:

Если логическая переменная на этом наборе = 1, то она входит в конъюнкцию так, как она есть.

Если логическая переменная = 0, то она входит с отрицанием.

3) Полученные конъюнкции объединяются операцией дезъюнкции:

В результате получим СДНФ

___ ___ __ __ ___

F=X1 & X2 & X3 v X1 & X2 & X3 v X1 & X2 & X3 v X1 & X2 & X3

Правило записи СКНФ

1) Отмечаем макстерами логические функции.

2) Составление элементов дизъюнкций для каждого отмеченного набора по правилу:

Если переменная =0, то записывается так как есть.

Если переменная =1, то записывается с инверсией.

3) Полученные элементы дизъюнкции объединяют операцией конъюнкции.

___ __ __ ___ ___

F=X1 v X2 v X3 & X1 v X2 v X3 & X1 v X2 v X3 & X1 v X2 v X3

Минимизация логических функций

Цель – получение min формы логической функции. Метод Вейна – Корно

Целесообразно использовать при количестве логических переменных не более четырех.

Используем диаграмму Вейга и Карты Карто.

_ _ _

b b a a a a _

ab 1 1 0 1 1 1 d

a b 1 1 b 1 1

c c _ 1 _ d

c b 1 d

c c

c

Составляется так, что соседние клетки соответствуют состоянию ментермом.

Исходная логическая функция представляется в виде СДНФ. В клетке таблицы, соответствующим минтермом логической функции заносят 1; в оставшиеся клетке 0. В заполненной таблице заключаем в прямоугольный контур все 1, затем записывают минимальную функцию в виде ДНФ.

При определение контура необходимо соблюдать следующие правила.

1) Контур должен быть прямоугольным.

2) Внутри контура должны быть клетки с записанными только 1.

3) Число клеток в контуре должно быть целой степенью двойки.

4) Одни и те же клетки могут входить в различные контуры.

5) При определение контура самая нижняя и верхняя строки а также первый и последний столбец считать соседними.

Для каждого контура записываем элементы конъюнкции, которые объединяем операцией дизъюнкции.

При записи элемента конъюнкции оптимального контура нужно исключить переменные, которые входят в контур в прямом и инверсном виде (используем правило поглощения).

Необходимо стремиться чтобы контуры были как можно >, а их число как можно <.

Пример: _ _ _ _ _ _ _ _ _ _ _ _ _ _

1) F =a& b &c&d v a&b&c&d v a&b&c&d v a&b&c&d v a&b&c&d v a&b&c&d v a&b&c&d = b&c v a&c v a&b&d _ _ _ _ _ _ _ _ _ _ _

2) F=a&b&c v a&b&c v a&b&c v a&b&c v a&bvc=cva&b

3. Логические элементы. Параметры логических элементов. Типы выходных каскадов.

Логические элементы строятся на базе ключа. Под логическими элементами понимаются схемы малой интеграции. Можно реализовать на следующих элементах: электромагнитные реле, диоды, транзисторные интегральные микросхемы.

Различают статические и динамические параметры логических элементов:

Статические параметры:

1) Помехоустойчивость.

-это максимальное напряжение, которое можно добавить к Umax без переключения инвертора из 1 в 0.

- это напряжение, которое можно отнять от Umin без переключения инвертора из 0 в 1.

2) Коэффициент разветвления по выходу (нагрузочная способность) – это максимальное количество входов элементов той же серии на которую можно нагрузить выход логического элемента.

3) Коэффициент объединения по выходу – это наибольшее количество входов логического элемента.

4) Быстродействие.

5) Напряжение питания: 5В 5%

6) Потребляемая мощность: Статическая и динамическая:

7) Работа переключателя– добротность.

Разновидности цифровых интегральных схем:

ДЛ- диодная логика; ДТЛ – диодно-транзисторная логика; ТТЛ – транзисторно-транзисторная логика; ТТЛШ, ЭСЛ, МОП, КМОП. Самый быстродейственный – ТТЛШ.

Гонки: Связаны с разновидностью срабатывания элементов схемы, при одновременной подаче на входы узла сигнала. Если в схеме имеются элементы памяти, то гонки могут привести к неправильной работе схемы. Методы борьбы – синхронизация.

Типы выходных каскадов:

1) Логический (стандартный). Выход выполняется по 2-хтактной схеме. R_вых малое. I_вых делают большим с целью быстрой перезарядки C_н. Стандартные выходы нельзя объединять. Если после объединения выходы ЛЭ будут находиться в разных сосотояниях, то выходной уровень напряжения при этом становится неопределен. При этом в выходной цепи протекает большой уравнительный ток, значение которого пропорционально U_вых. В таких каскадах возникает явление сквозного тока. Это явление состоит в том, что при переключении U_вых из 0 в 1 VT2 закрывается позже, чем открывается VT1. R_огр ограничивает амплитуду импульса I_скв.

2) Выход с открытым коллектором или с открытым стоком. Это выход с плавающей 1. Выходы с ОК можно объединять. Это один из способов организации общих линий связи. Если n выходов с ОК объединены и (n-1) из них находятся в 1, т.е. выходные VT закрыты, то выходной уровень будет определяться состоянием оставшегося ЛЭ. Выходы с ОК потенциально менее быстродействующие, чем логические. Для повышения быстродействия надо повышать I_вых. Поэтому надо понижать R_н, но при этом растет мощность потерь, что является ограничителем снизу. Выходы с ОК используют для организации информационных магистралей, в схемах согласования с линиями связи, для согласования с ИС других серий. В различных схемах формирования сигналов(ОВ, схемах задержки).

3) Выход с тремя состояниями (с уровнем слабой логической 1). Кроме 0 и 1 имеют состояние “выключено” – высокоимпедансное состояние. В этом состоянии оба VT выходного каскада закрыты и состояние U_вых не определено. ТС – третье состояние. В этих ЛЭ существует специальный вход управления выходом. EO – enable output. Выходы можно объединять, но при этом надо выполнить следующее условие. Из n объединенных выходов n-1 в ТС и только один в активном состоянии 0 или 1. Выходы используются для организации информационных шин, согласования с линиями связи.

4) Выход с открытым эммитером (ОЭ) или с открытым истоком (ОИ). Эти выходы имеются у интегр. Схем выполненных по технологии Эммитерно-связанной логики. Эти элементы используют внутри серии и не имеют широкого применения.

Серии ИС ЛЭ.

В зависимости от технологии изготовления ИЛЭ делятся на серии, отличающиеся потреблением питания и т.д. Наибольшее распространение получили ТТЛ (ТТЛШ), ЭСЛ, КМОП. Каждая из технологий совершенствовалась, поэтому каждая из них представлена разными сериями.

ТТЛ. Texas Instruments – первая ТТЛ микросхема SN74. Отечественный аналог 155. Дальнейшее усовершенствование этой серии направлено на повашение быстродействия и снижения мощности потребления.

ЭСЛ. Первым разработчиком была Motorola. MC10000 – 500 cерия, MC100000 – 1500 cерия. Базовый ЛЭ на основе дифференциального усилителя – это самая быстрая технология. Ключ не находится в насыщении, снижен порог переключения, снижается помехоустойчивость.

КМОП. В ИС в качестве базового элемента используют ключи на комплементарных МОП VT. Первые серии в 1968 RCA. Использование полевых VT обеспечивает высокое R_вх=10¹² Ом, С_вх малое. Они чувствительны к статическому электричеству. Пробой изоляции происходит от 30 до 300 В. Для защиты от статического электричества включают защитные диоды или стабилитроны. Достоинства: мощность потребления мала в определенном частотном диапазоне, высокое R_вх, широкий диапазон U_пит от 3 до 15 В, большая нагрузочная способность, высокая помехоустойчивость при больших U_пит. Недостатки: низкое быстродействие, R_вых большое. Лучшие серии КМОП приближаются к ТТЛ по быстродействию. .

4. Типовые комбинационные схемы. Назначение, принципы построения, примеры использования.

Типовые узлы ЭВМ.

Удобной мат. Моделью при решении задач анализа и синтеза любой структурной единицы ЭВМ является цифровой автомат (любое устройтсво обработки информации в цифровом виде).

1. ЦА без памяти.
2. ЦА с памятью (конечные или последовательные).

Любой ЦА является дискретным уст-вом, т.е. входные и выходные сигналы изменяются в дискретные моменты времени. Для отображения этого факта надо использовать дискретное время.

КЛА

В них выходные сигналы в некоторый момент времени t_i однозначно определяются входными сигналами в совпадающие моменты времени. Для мат. Описания КЛС достаточно аппарата логики, при этом каждый выход КЛС описывается логической функцией, число аргументов которой равно числу логических форм.

, где x_j – логическая переменная, модулир. сигнал на i-том входе, y_j - на выходе. Чтобы определить логическую структуру КЛС достаточно рассмотреть каждый выход КЛС как независимую логическую функцию.Однако, минимизация отдельных выходов не гарантирует минимизацию КЛС в целом. Для поиска минимальной структуры КЛС надо учитывать зависимость между выходами КЛС.

1. Если лог. ф-ии имеют общие члены, то такие ф-ии можно упростить путем введения вспомогательных переменных.

, , .

Заменим . Быстродействие хуже, т.к. сначала считается y, а потом все остальное. Увеличивается число последовательно соединенных ЛЭ.

2. Выражение одной логической функции через другую.

Пример. КЛС имеет два выхода.

,

Рассмотрим S как лог. ф-ию от 4-х переменных x,y,z и p. Из 16 наборов переменных 8 старших наборов явл. запрещенными, т.е они не могут иметь место в реальном устр-ве.

Цифровой компаратор, дешифратор, мультиплексор:

Компаратор: сравнение кодов.

Применение: делитель с переменным коэффициентом деления.

Дешифратор: устройство преобразует входной 2-ый код в в позиционный (десятичный)

Мультиплексор – демультиплексор(наоборот): объединяет несколько входов на один выход.

Применение: мультиплексированные линии адреса - данных.

Дешифратор относится к преобразователем кодов.

В зависимости от входного двоичного кода на входе дешифратора возбуждается одна и только одна из выходных цепей.

Двоичные шифраторы выполняют операцию, обратную по отношению к дешифратору. При возбуждении одного из входов шифратора на его на его выходе формируется двоичный код номер возбужденноё входной линии.

Мультиплексоры осуществляют подключение одного из входных каналов к выходному под управлением управляющего слова. Коммутаторы (устройства сравнения) определяют отношение между двумя словами.

5.Триггеры.

Триггер – элементарные автоматы, содержащие собственно элемент памяти(фиксатор) и схему управления. Фиксатор сроится на двух инверторах, связанных друг с другом накрест, так что выход одного соединяется со входа другого. Если на входе инвертора 1 имеется логический 0, то он обеспечивает на входе инвертора 2 логическую 1, то же согласование сигналов имеет место и для второго состояния, когда инвертор 1 находится в логической единице, а инвертор 2 в 0.

Такое соединение дает цепь с двумя устойчивыми состояниями.

Классификация триггеров проводится по признакам логического функционирования и по способу записи информации. По логическому функционированию различают триггеры типов RS,D,T,JK и др.

Кроме того, используются комбинированные триггеры, в которых совмещается одновременно несколько типов.

Триггеры типа RS имеют 2 входа – установки в единицу (S) и установки в 0 (R).

Триггеры типа D (задержка) имеет один вход. Его состояние повторяет входной сигнал, но с задержкой, определяемой тактовым сигналом.

Триггеры типа Т изменяет своё состояние каждый раз при поступлении входного сигнала. Имеет один вход и называется триггером со счётным входом или счётным триггером.

Триггер типа JK универсален, он имеет входы установки (J) и сброса (K) подобные входам триггера SR. В отличие от последнего допускает ситуацию с одновременной подачей сигналов на оба эти входа (J=K=1). В этом режиме работает как счётный триггер относительно третьего (тактового) входа.

В комбинированных триггерах совмещается несколько режимов.

По способу записи информации различают асинхронный и синхронный триггеры (не тактируемые и тактируемые)

В не тактируемых переход в новое состояние вызывается непосредственно изменением входных информационных сигналов.

В тактируемых, имеющих специальный вход, переход происходит только при подаче на этот вход тактовых сигналов.

По способу восприятия тактовых сигналов триггеры делятся на управляемые уровнем и управляемые фронтов.

Динамический вход может быть прямым и инверсным. Прямое динамическое управление означает разрешение на переключении при изменении тактового сигнала с нулевого значения на единичное, инверсное – при изменении тактового сигнала с единичного значения на нулевое.

Уравнение триггера:

JK: Qn = JQ Ú QK D: Qn = D

6.Регистры. Классификация, принципы построения, выполняемые функции, примеры использования.

Регистры –автоматы с памятью, которые обрабатывают инф-цию на уровне слов. Регистры относятся к интегральным схемам средней степени интеграции.

Регистры делятся на: параллельные, последовательные (сдвигающие), параллельно – последовател., посл. – параллельные, универсальные.

Все регистры предназначены для ряда операций над машинными словами. Регистры строятся на однотактных D- тригерах с динамическим управлением.

Параллельный двухразрядный регистр.

R	C	DI	POн	Опер-ция
	*	*		Cброс
		*	D0	Хранение
		*	D0	Хранение
		di	di	Пар-ая запись

DI=D0ID1I D0=D0OD1O

В ЦВМ линии связи объединены в шины и магистрали, при этом различают шину адреса, шину данных и шину управления. Различают устр-ва подключенные к шинам параллельно. При этом возникает задача идентификации устр-ва владеющим выходом. Для подключнеия выхода устр-ва к общей шине используются интегральные схемы, имеющие выход с тремя состояниями, или с открытым коллктором(сток).

Ф-ции параллельных регистров:

-прием инф-ции

-хранение, если есть сброс

-выдача кодов, если параллельный регистр дополняется вых с 3 состояниями.

Регистр со сдвигом:

В каждом такте работы происходит Сдвиг на 1р вправо эквивалентен делению на 2,положит, а если в лево эквивалентен умножению на 2.

Парал. – последоват. регистр:

Наряду со входом сдвига имеет вход параллельной записи.

Универсальные регистры:

Обладают функциями парал и последоват регистров сдвига. Имеют сложную схему управления, внешние сигналы на входе которой определяют режим работы:

-хранение

-запись

-сдвиг вправо

-сдвиг в лево

Регистры сдвига исп-ся для преобразования параллельных входов в последовательные и последовательные в параллельные, в схемах умножения и деления.

Признак классификации регистра – способ приёма и выдачи данных: парал., последовательные (сдвигающие), параллельно – последовател., посл. – парал. и универсальные. Все регистры предназначены для ряда операций над машинными словами. Регистры строятся на однотактных D- тригерах с динамическим управлением.

В ЦВМ линии связи объединены в шины и магистрали, при этом различают шину адреса, шину данных и шину управления. При этом возникает задача Идентификации устр-ва владеющим выходом. Для подключнеия используется выход с тремя состояниями, или с открытым коллктором(сток).

Регистр с 3мя состояниями:

Если парал-ый рег дополнить вых-ми с 3 сост-ми то у него появится дополн микрооперация – выдача кода. Такие рег можно непосредственно нагружать на общие шины.

Регистр со сдвигом вправо:

Состоит из цепочки D-триггеров вых Q соед. Со входом D и т.д. DR-вход сдвига вправо.

Сдвиг вправо эквивалентен делению на 2,положит. Число – DR=0,отрицат – DR= 1

Это операция преобразования парал. кода в последоват.

Парал. – последоват. регистр:

Наряду со входом сдвига есть парал. взод.

Универсальные регистры:

Обладают функциями парал и последоват регистров. Имеют сложную схему управления, внешние сигналы на входе которой определяют режим работы.

7. Счётчики: назначение, классификация, принципы построения, примеры использования

Устройство которое подсчитывает число событий происходящих на их входе (либо положительный, либо отрицательный перепад).

По способу построения счётчики делятся на:

· синхронные (параллельные)

· асинхронные (последовательные)

По направлению счёта:

· прямые

· реверсивные

· универсальные – которые могут складывать и вычитать

По системе счисления:

· двоичные

· двоично – десятичные

· специальные

Основу составляют: Счётчик на базе Т-триггера (счётный триггер)

- прямой асинхронный двоичный счётчик.

2ⁿ – все выходы счётчика. n – количество триггеров.

Временные диаграммы (3-х разрядный)

4

Счёт в прямом направлении, если снимать с прямых входов. Инверсные входы будут образовывать обратный счёт.

Недостаток: быстродействие прямо пропорционально количеству разрядов.

В параллельных счётчиках сигнал синхронизации подаётся одноактно, а функция счётчика реализуется за счёт схемы подключения выхода счётчика по выходам счётчика.

Современные микросхемы счётчиков имеют разъёмы для наращивания разряда.

8. Полупроводниковая память: назначение, классификация. Принципы построения адресных ЗУ.

Полупроводниковые ЗУ служат для хранения и обработки информации, обмена его с другими устройствами. Основные параметры ЗУ являются альтернативными друг другу: > информационная емкость противоречит быстродействию, что в свою очередь не сочетается с ценой. В связи с этим память в современных ЭВМ/ЦУ имеет многоступенчатую иерархическую структуру: 1ур – Регистровые ЗУ – встроенные в процессор (наиболее б/д память небольшого объема) – сокращение количества обращений к др. видам памяти. СОЗУ, РОН, РФ. 2 ур. – КЭШ память служит для хранения копий информации, участвующей в текущих операциях обмена. Размер – 512 кБ, высокое быстродействие обеспечивает повышение производительности системы в целом. 3 ур. – Основная память – полупроводниковая, постоянная или оперативная память ОЗУ, ПЗУ имеет достаточно большой объем но менее быстродействующая. Память хранит используемый в текущий момент фрагмент программы вместе с данными. Быстродействие в идеале должно быть согласовано с быстрод. процессора. В этом случае отпадает необходимость в КЭШ памяти. 4 ур. – специальные виды памяти – многопортовая, ассоциативная, видеопамять, буферы промежуточного хранения и др. Многопортовая ОЗУ. 5 ур – Внешняя память ВЗУ: магнитные диски, CD, флеш. Многие виды ВЗУ представляют собой механические устройства с вращающимся носителем информации, что ограничивает быстродействие таких устройств. ВЗУ имеют значительно большую емкость чем основная память при значительно более низком быстродействии. Особенность – возможность хранения информации при отсутствии питания. Основные параметры ЗУ: 1) Информационная емкость – max возможный объем хранимой информации (бит, байт, кбит, кбайт, Мбайт – 2²⁰б, Гбайт – 2³⁰б; если шина 32 разрядн – 2³²/2³⁰=4Гб), 2) Организация ЗУ – произведение числа хранимых слов на их разрядность: 2048*8=2кБайт, 3) Быстродействие ЗУ оценивается временем записи, длительностью цикла чтения-записи. Время считывания – интервал между моментами появления сигнала чтения и слова на выходе ЗУ. Время записи – интервал после появления сигнала записи, достаточного для установления запоминающей ячейки в состояние, заданное входным кодом. Минимально допустимый интервал между последовательными циклами чтения-записи образует соответствующий цикл доступа. Длительности цикла в чтении и записи несколько больше собственно цикла чтения и записи. Это связано с тем, что после выполнения операции требуется некоторое время для восстановления начала записи ЦУ.

Классификация ЗУ по способу доступа: 1)Адресные (Rom – ROM-M, P-ROM, EROM, EEROM, FLASH; RAM: статические: асинхронные, синхронные, конвейерные; динамические: стандартные, квазистандартные, повышенного быстродействия), 2) Последовательные (буферного типа – FIFO, LIFO, файловые, циклические), 3) Ассоциативные (Полностью ассоциативные, с прямым отображением, наборно-ассоциативные).

При адресном доступе код на адресн. входах указывает ячейку, к которой происходит обращение. Все ячейки в момент обращения равнодоступны, следов-но время обращения к любой ячейке одинаково. Другие типы ЗУ часто строится на базе адресных ЗУ (ROM, RAM, ОЗУ). ROM –read only memory – память только для чтения – ПЗУ. RAM – random access memory – память с произвольным доступом ОЗУ. ОЗУ – для хранения данных, которые могут быть изменены в произвольный момент времени: фрагмент исполняемой программы вместе с используемыми данными. Хранит информацию при наличии питания. Не является энергонезависимой памятью. Отличие между статическими и динамическими ОЗУ осуществляется в построении запоминающей ячейки. Ячейки статической ОЗУ – простейший асинхронный RS-триггер. Ячейка динамической ОЗУ представляет конденсатор, выполняемый в виде МОП-структуры. Информация в динамической запоминающей ячейке хранится в виде заряда конденсатора. Т.к. заряд конденсатора с течением времени уменьшается, ячейки динамического ОЗУ необходимо подвергать регенерации. (контроллеры регенерации –SRAM static RAM, DRAM - dynamic RAM). В случае асинхронных ЗУ сигналы управления могут быть как импульсными, так и потенциальными. В синхронных статических ОЗУ некоторые сигналы обязательно должны быть импульсными (сигн. управления – напр. сигнал выборки кристалла CS), позволяют привязать цикл обращения к тактам процессора. В конвейерных ОЗУ организован конвейерный принцип обработки информации, согласно которому цикл обработки (обращения к памяти) разбивается на несколько фаз. Конвейерной называют такую организацию исполнения команд обращения к памяти, при которой в каждом такте одновременно выполняются несколько команд, находящихся в различных фазах обработки. При конвейерной организации обмен осуществляется пакетами. Первое обращение в пакете – длинное (стандартное), 2е и последующие – более быстрые, за счет эффекта от конвейера.

Динамические ОЗУ характеризуются наибольшей информационной емкостью и относительно невысокой стоимостью. Как правило, именно они составляют основную память вычислительной машины.

В ПЗУ время записи >> времени чтения. Информация записывается в спец режиме (режиме программирования). Время программирования 1 запоминающей ячейки зависит от типа ПЗУ. В принципе, время считывания из ПЗУ соизмеримо с временем считывания из ОЗУ. ПЗУ – энергонезависимое устройство, хранящее информацию без питания. По типу запомин ячеек ПЗУ делятся на: масочные (ROMM – однократно программируемые), однократно программируемые (PROM), перепрограммируемые с УФ стиранием (EPROM – стирается сразу вся информация), перепрограммируемые с электрическим стиранием (EEPROM), Flash- память. 2 оставшихся типа предполагают электрическое стирание (можно стирать и программировать на плате). Избирательное стирание (до 1 блока). Flash программируется том же напряжении, при котором считывается (5V). Остальные используют дополнительные источники питания 12-25V.

Последовательные (Буферные, файловые, циклические).

-В буферах типа FIFO даже одна запись после записи в пустой буфер сразу доступна для чтения.

-В файловых ЗУ запись доступна для чтения только после заполнения буфера.

-В циклических ЗУ снова доступны одно за другим, кот определяются емкостью ЗУ, к такому типу ЗУ относят видеопамять.

-Кадровый буфер хранит инф-цию о пикселях.

Ассоциативные (полная ассоциация,с прямым отображением,наборн. ассоциат)

В ассоциативных ЗУ – поиск инф-ции осущ по некоторому пр-ку, а не по расположению в памяти (по адресу и месту расположения в буфере).

Стек-часть оперативной памяти процессора, буфер для временного хранения данных, кот представляет собой память с последующим доступом-стек.

Кэш – служит для хранения копий информации с памяти участвующей в текущей операции обмена.

Основные структуры адресных ЗУ:

2D – структура – двухмерная, с однокоординатной выборкой. ЗУ состоит из дешифратора адреса (DC), накопителя, усилителя записи/считывания, схема управления. Код, подаваемый на вход DC, активизирует одну из строк накопителей. В режиме записи усилитель считывания подключает входы данных запоминающих элементов накопителя. В результате входной код записывается в запомин элемент выбранной строки. В режиме чтения на выходах данных устанавливается код = содержимому ячеек активизированной строки накопителя. Направлением передачи данных управляет внешний сигнал Read/Write, обычно 0/1. Сигнал выборки кристалла CS – разрешает работу микросхемы вообще. Информационная емкость Vзу=2_nx m=разрядность одной ячейки x на количество ячеек выхода. Недостаток структуры: сложность адресного дешифратора при большой информационной емкости.

Структура 3D с однобитной (одноразрядной) организацией накопителя.

Имеются два адресных дешифратора.

A=A_xA_y=A_xn-k-1=A_x0A_yk…A_y0

DC_x – дешифратор строк

DC_y – дешифратор столбцов

В результате подачи адреса запомин ячейки на вход интегральной схемы ЗУ активизируется один запоминающий элемент, находящийся на пересечении строки и столбца, номер которого содержится в поле адреса. Достоинства 3D: сокращение общего количества выходов адресного дешифратора.

Nx=2^n-k Ny=2^k n-k=k=k/2, n – четное

N=Nx+Ny=2^n/2+2^n/2=2*2^n/2=2*2^k/2=2^n/2+1

Недостаток: усложнение схемы запомин элемента за счет двухкоординатной выборки.

На базе структуры с одноразрядной организацией строятся структуры с многоразрядной организацией накопителя. В этом случае m- одноразрядных накопителей включаются параллельно относительно адресных дешифраторов, где m- разрядность слова данных. Получается полноценная 3D структура.

Достоинства 2D и 3D структур сочетаются в модифицированной 2D структуре 2DМ

1). Сигналом активного уровня с выхода DCx возбуждается 1 из 2^n-k строк накопителя длиной m*2^k, m – разрядность слова данных.

2). Сигналом активного уровня с выхода DCy из m*2^k выбранных запомин элементов обращение осуществляется к одному слову из m элементов (т.е. в каждой из m групп элементов размером 2^k выбирается один элемент – 1 бит слова данных).

3). В данном случае сложность схемы переносится на схему буфера данных, который должен иметь в своем составе m двунаправленных мультиплексоров с организацией 2^kх1, кот. в режимах записи и чтения по коду адреса столбца формируют из длинной строки слово данных.

9. Принцип работы ЭВМ. Классификация мп. Программная модель мп Intel 8086. Сегментация памяти

Структурная схема ЭВМ

УВВ - уст-во ввода, выполняет ф-цию загрузки кода программы.

ОЗУ- программа и данные подлежат обработке в закодированном виде и хранятся в ОЗУ, используют двоичное кодирование.

Программа- упорядоченная последовательность команд, надлежащих обработке, состоит из команд, имеющих свой адрес.

Команда содержит указания на элементарные действия, адреса операндов.

Операнды - данные участвующие в выполнении конкретных операций. Команды и данные различного типа(числовые, графические и др) имеют различные двоичные форматы=1 байту. Структурная единица инф-ции представляется в двоичном коде. Формат состоит из полей. Поле непрерывная последовательность бит, имеющая определенный смысл.

АЛУ- арифметико-логическое уст-во выполняет арифметические и логические операции над данными. Основной частью АЛУ явл-ся операционный автомат, в состав которого входят сумматоры, счетчики, регистры, логические преобразователи и др. Оно каждый раз перестраивается на выполнение очередной операции. Рез-ты выполнения отдельных операций сохраняются для последующего использования на одном из регистров АЛУ или записываются в память.

УУ- устройство управления, предназначен для автоматического выполнения программ. УУ выбирает из ОЗУ код команды в определенном порядке, предписанном программой, кроме того, УУ формирует сигнал управления необходимый для исполнения команды в АЛУ.

Увыв- уст-во вывода

ВЗУ- внешнее запоминающее уст-во, обеспечивает хранение инф-ции.

Совокупность микрокоманд соотв каждой команде наз микрооперацией.

Команды передачи управления- они модифицируют адрес команды(если адрес линейный, то адрес следующей команды=длине программы предыдущей+адрес этой команды, если разветвляется алгоритм, то в программу вкл программы передачи управления, кот модифицируют адрес команды).

Принцип работы ЭВМ

Компьютер работает по программе, записанной в ОЗУ. Программа - это последовательность команд. Каждая команда представляет собой в закодированном виде алгоритм выполнения одного определенного действия. Числа с которыми надо работать также хранятся в ОЗУ.

Команды поочередно, в порядке возрастания их адресов, вызываются в УУ для расшифровки. В зависимости от кода команды АЛУ или другое устройство настраивается на выполнение определенной операции (сложение, вычитание, печать, чтение диска, вывод на дисплей и т.п.).

Оперативная память IBM PC

Процессор может оперировать (выполнять команды) как с отдельными байтами, так и со словами (2 байта) памяти.

Слова в памяти размещаются так:

00000 │ Мл.байт │ Ст.байт │ 00001 Младший байт по четным адресам.

00002 │ Мл.байт │ Ст.байт │ 00003 Старший байт по нечетным адресам.

00004 │ Мл.байт │ Ст.байт │ 00005 Поэтому при индикации слов на байты надо менять местами.

FFFFE │ Мл.байт │ Ст.байт │ FFFFF

Например: 3412 означает число = 1234

Сегментация- это метод управления памятью.

Для совместимости все адреса команд состоят только из 4 цифр (0000...FFFF) и могут адресовать только 64к памяти. Такой участок памяти называется сегментом.

Полный адрес любой ячейки памяти состоит из двух частей:

- адрес начала сегмента (базовый адрес);

- адрес внутри сегмента (адрес смещения).

Базовый адрес, вообще говоря, должен состоять из пяти цифр в диапазоне 00000...FFFFF. Но чтобы не писать пятую цифру, ее всегда считают равной 0. Например, если записан адрес сегмента = 2534, то это означает, что на самом деле его адрес 25340.

В связи с этим, сегменты не могут начинаться где попало, а только с адресов с цифрой 0 в конце. Эти адреса называются адресами ПАРАГРАФА. Начало параграфа через каждые 16 адресов (16=10h). Базовый адрес хранится в специальном регистре, а адрес смещения записан в команде.

Полный адрес записывается так:

253А:7516

базовый│адрес

адрес│смещения

Физический адрес определяется так: 253АО = баз.адрес +7516 = смещение 2С8В6 = физ.адрес

Для хранения базовых адресов в процессоре предусмотрено четыре 16-и разрядных (по 2 байта) регистра с именами: DS,CS,SS,ES.

Классификация:

1.Аналоговые-инф-ция представляется в форме непрерывных сигналов, такие машины исп-ся в составе спец оборудования, для решения задач моделирования.

2.Цифровые-инф-ция в цифровом виде. Цифровая обработка – обр-ка, когда время обр не превышает 1 периода дискретизации вх сигнала (задержка между вх и вых сигналом).

Микропроц можно разделить на: Универсальные (наиб производительные в выполн команд как с фиксир, так и с плав точкой, не имеют специализ периф, обрабат данн большого размера, наиб дорогостоящ, прим в перс комп, раб станц, больших и супер эвм), Специальн процессоры (проц-ры цифр обработки сигналов, предназн для обраб сигналов в реальн масшт врем, разрядн неск ниже чем у универ, тактов частота тоже ниже, имеют архитектуру, ориентированную на реш задач цифр обр сигналов, проц-ры обработки потоков данн, прим в радиовещании, связи, аудио, видео сист, медицине, сист спец назначения, телекоммуникации), Мк проц-ры для построения массово-параллельных структур (проц-р имеет обще поле памяти и возник задача общего пользования памятью (доступа), задача микропроц обмена внутри большого процессора. Для таких вычислителей использ специальное программн обеспеч, обеспечивающ эффективное распараллеливание задачи с целью равномерной загрузки всех процессоров. Эфф-ть хар-ся коэффиц-м эффект-ти: N процессоров, производит-ть каждого M, производ-ть при полной нагрузке Пмакс= N*M, Кэф= Пр/Пмакс – показывает насколько реальная производительность отличется от максим. Процессоры использ для повышения надежности в т.н. задачах резервирования), Микроконтр-ры (предназн для использования во встроенных системах управл и обработки информации – микропроцессоры обработки событий в реальном масштабе времени – задержка вых сигнала – не более 1 периода дискретизации. Класс облад наибольшей номенклатурой, что обуслов-но узкой специальзацией, отличие мк-контроллеров в основном связано с составомперифер-х устройств. Микроконтр как правило обрабат-т данные разм в 1 (8 разр-е) и 2 байта (16 разр-е), большинство реализ только целочисленн арифметику, Такт частота относ-но невыс – порядка 10ков МГц. Примен в измерит и преобр технике, электро привод, робототехн, и др автоматич и автоматизир технич сист), PIC – проц-ры (контролеры) – предназн для реализац относит-но несложн цифр устройств с целью замены устройств выпол-х на интегр сх малой и средн степени интеграции, могут использоваться для реализации интерфейса USB. Проц-р имеет упрощ сист команд: - все команды имеют одинаков длину и выполн за одинаковое число тактов.

Дата добавления: 2015-09-27 | Просмотры: 1086 | Нарушение авторских прав